Conception VLSI Flux de circuits logiques | ses faits importants

POINTS DE DISCUSSION

  • Introduction au flux de conception VLSI
  • Qu'est-ce que VLSI Design Flow?
  • Conception logique CMOS dans VLSI Design Flow
  • Inverseur CMOS
  • Portes NAND et NOR CMOS à deux entrées
  • Quelques faits sur le flux de conception VLSI
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Introduction au flux de conception VLSI

Dans l'article précédent, nous avons un aperçu du flux de conception VLSI. Dans cet article, nous allons découvrir comment différents circuits logiques peuvent être implémentés à l'aide de la conception VLSI. VLSI est l'une des technologies clés de cette ère de numérisation. Les transistors sont utilisés pour implémenter des circuits logiques dans la conception VLSI.

Les logiques numériques sont de trois types: l'inverseur de la porte NOT, la porte ET et la porte OU. Des portes plus complexes comme -NAND, NOR, XNOR et XOR peuvent également être fabriquées en utilisant les portes de base. Laissez-nous discuter de certaines des méthodes de mise en œuvre des circuits logiques.

Conception logique CMOS

Le numérique est tout ce qui concerne ZERO et ONE ou HIGH ou LOW. L'entrée pour un circuit logique numérique sera 0 ou 1, ainsi que la valeur de sortie. Maintenant, si un circuit prend l'entrée comme 0 et 1, alors la logique peut être comprise par la fonction de commutation comme indiqué ci-dessous.

Flux de conception VLSI
Opération de commutation pour le flux de conception VLSI

Nous pouvons voir sur l'image que lorsque le commutateur s1 est ouvert et que le commutateur s2 est fermé, la sortie sera 0; pour l'inverse, la sortie sera 1.

Structure complémentaire push-pull, VLSI Design Flow
Une implémentation logique CMOS; PUN - Réseau Pull Up; PDN - Réseau déroulant, flux de conception VLSI
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Méthodologie de conception CMOS

Il existe trois étapes pour concevoir une logique CMOS dans le cadre du flux de conception VLSI.

  1. Découvrez le complément de l'expression booléenne que vous devez implémenter.
  2. Décrivez le PUN
  3. Décrivez le PDN

La conception du réseau Pull Up:

Multiplier les termes: NMOSFET en connexion parallèle

Termes additifs: NMOSFET en connexion série

La conception du réseau déroulant:

Multiplier les termes: NMOSFET en connexion série

Termes additifs: NMOSFET en connexion parallèle

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Conception d'inverseur CMOS / CMOS PAS de porte

Un inverseur numérique est une porte NON qui donne la sortie inversée pour une entrée. Pour une entrée haute ou une entrée numérique UN, alors la sortie est basse ou zéro numérique. Pour une entrée basse ou l'entrée est numérique ZERO, alors la sortie est haute ou numérique UN.

CONTRIBUTIONSORTIE
HAUTEBASSE
BASSEHAUTE
Table de vérité de porte NOT / table de vérité d'inverseur, flux de conception VLSI

Un inverseur CMOS est composé de deux transistors à mode d'amélioration - l'un est NMOS et l'autre est PMOS. Le NMOS fonctionne comme un réseau pull-down, et le PMOS fonctionne comme un réseau pull up. La tension d'entrée contrôle les deux transistors.

Lorsque le transistor PMOS est à l'état ON, le transistor NMOS passe à l'état OFF. De plus, lorsque le transistor NMOS reste OFF, le PMOS sera dans un état ON. C'est ainsi que les deux transistors fonctionnent en mode complémentaire.

Le transistor, qui reste à l'état OFF, fournit une valeur d'impédance élevée et la valeur de sortie change. Sous le même rail, un circuit logique CMOS a moins de bruit qu'un circuit logique NMOS.  

Le graphique des caractéristiques de transfert de tension d'un CMOS symétrique est donné ci-dessous.

Caractéristiques de transfert de tension d'un CMOS symétrique, VLSI Design Flow

Opération

Les transistors sont réalisés de manière à ce que leurs tensions de seuil soient de même amplitude et de polarité opposée. C'est-à-dire que la tension de seuil de NMOS sera égale à l'amplitude de la tension de seuil de PMOS, donnée par l'expression ci-dessous.

VTN = - VTP

Lorsque la tension d'entrée (Vin) est inférieure à la tension de seuil du transistor NMOS, alors le transistor NMOS est dans un état OFF. Ensuite, le circuit PMOS contrôlera la tension de sortie (Vande) avec la tension fournie (VDD). La région AB du graphique représente cette opération.

Maintenant, lorsque la tension d'entrée est supérieure à la différence de VDD et la tension de seuil, puis le circuit logique PMOS entre dans un état OFF, et le NMOS est activé. Ensuite, NMOS contrôle la tension de sortie (Vande) avec une tension de terre de 0 V.

La région BC du graphique représente le NMOS saturé, et la partie CD représente les deux transistors sont en mode saturé. VINV est la valeur de la tension d'entrée pour laquelle la tension d'entrée est égale à la tension de sortie.

À partir d'une observation attentive, nous pouvons dire que le changement est très aigu pour le balayage de tension de 0 à VDD. C'est pourquoi l'onduleur CMOS est un onduleur parfait pour la conception logique.

Maintenant, lorsque la tension d'entrée est égale au VINV, les deux transistors sont en saturation. Le réseau pull up (PUN) aura VGS valeur =

VGS = Vin - VDD

Ou, VGS = VINV - VDD 

L'équation actuelle pour la région de saturation est donnée par -

ID = W * (VGS - VTH )2 / 2 LD

Cette équation peut être réécrite pour le réseau pull up–

 IDpu =pWpu * (VINV - VDD   - VTHP)2 / 2 DLpu

L'équation du réseau déroulant sera -

IDpd =nWpd * (VINV - VTHN )2 / 2 DLpd

Equilibrage du courant de drain selon les caractéristiques -

μnWpd * (VINV - VTHN )2 / 2 DLpd =pWpu * (VINV - VDD   - VTHP)2 / 2 DLpu

ou, VINV - VDD   - VTHP = - β (VINV - VTHN); [β = (μn * Zpu /p * Zpd) ½]

Ou, VINV = (VDD + VTHP + * VTHN) / (1 + )

Si VTHN = - VTHP, alors β est égal à 1.

De plus, VINV est disponible en tant que VDD / 2 et

Zpd : Zpu =n :p = ~ 2.5: 1

Dissipation de puissance

Les circuits logiques CMOS dissipent moins d'énergie que celui d'un circuit logique NMOS pour basse fréquence. La dégénérescence de puissance CMOS oscille en fonction de la fréquence de commutation du circuit.

Marges de bruit

La marge de bruit est la déviation maximale autorisée qui peut se produire sans modifier la caractéristique principale dans des conditions bruyantes. NML est donné comme la différence entre la tension de seuil logique et la tension équivalente logique ZERO pour un inverseur CMOS de niveau bas. La marge de bruit est décrite comme la différence entre la tension logique élevée ou équivalente à ONE et la tension de seuil logique pour le niveau haut.

Portes NAND et NOR CMOS à deux entrées

Les portes NOR et NAND sont appelées portes logiques universelles, qui peuvent être utilisées pour implémenter n'importe quelle équation logique ou n'importe quel type d'autres portes logiques. Ce sont les deux portes les plus fabriquées utilisant la logique CMOS pour la technologie VLSI. Discutons de la mise en œuvre et de la conception des deux portes en utilisant la logique CMOS.

Porte CMOS NOR

Une porte NOR peut être décrite comme une porte OU inversé. La table de vérité de la porte NOR est donnée ci-dessous, où A et B sont les entrées.

Table de vérité de la porte NOR, flux de conception VLSI

Une porte NOR peut également être implémentée en utilisant la technologie CMOS. Le circuit inverseur CMOS entre en action dans cette conception. Un réseau pull-down (transistor) est ajouté avec la porte CMOS NOT de base dans une connexion parallèle pour mettre en œuvre l'opération NOR. Pour deux portes NOR d'entrée, un seul réseau déroulant est ajouté. Pour incorporer plus de nombres d'entrées, plus de transistors sont ajoutés.

Opération

L'implémentation logique utilisant CMOS est illustrée dans l'image ci-dessous. Quand l'une des entrées est logique haut ou logique UN, alors la voie de descente vers la terre est verrouillée. La sortie sera zéro logique.

Lorsque les deux entrées obtiennent une tension HAUTE ou une valeur logique - UNE, la valeur de sortie sera alors logique haut ou UN. La tension de seuil logique sera égale à la tension de seuil d'un onduleur. C'est ainsi que la logique NOR peut être réalisée en utilisant CMOS.

PMOS NOR Gate, A et B sont les entrées, Y est la sortie; Flux de conception VLSI, crédit d'image - KenShirriffPorte PMOS-NORCC BY-SA 4.0

Porte CMOS NAND

Une porte NAND peut être décrite comme une porte ET inversée. La table de vérité de la porte NAND est donnée ci-dessous, où A et B sont les entrées.

Table de vérité de porte NAND, VLSI Design Flow

Une porte NAND peut également être implémentée en utilisant la technologie CMOS. Le circuit inverseur CMOS entre également en jeu dans cette conception. Un réseau pull-down (transistor) en série et un transistor en mode d'appauvrissement sont ajoutés avec la porte CMOS NOT de base pour mettre en œuvre l'opération NAND. Pour deux portes NAND d'entrée, un seul transistor est ajouté. Pour incorporer plus de nombres d'entrées, plus de transistors sont ajoutés à la connexion en série.

Opération

Porte CMOS NAND, flux de conception VLSI; Crédit d'image - JustinForceCMOS NANDCC BY-SA 3.0

L'implémentation logique utilisant CMOS est illustrée dans l'image ci-dessus. Lorsque les deux entrées sont à zéro logique, les deux transistors NMOS sont à l'état OFF, tandis que les deux transistors PMOS sont à l'état ON. La sortie est connectée à VDD, et c'est ainsi que la sortie fournit une logique UN ou une valeur élevée.

Lorsque l'entrée A obtient une valeur élevée en tant qu'entrée et que l'entrée B obtient une valeur faible, le NMOS supérieur passe à l'état ON et le NMOS inférieur passe à l'état OFF. La connexion à la terre ne peut pas être établie avec la valeur de sortie. Dans cette condition, le PMOS gauche passe à ON, tandis que le PMOS droit reste à l'état OFF. Le VDD trouve un chemin à travers la sortie et fournit une valeur de sortie élevée ou logique 1.

Lorsque l'entrée B obtient une valeur élevée comme entrée et que l'entrée A obtient une valeur faible, le NMOS supérieur passe à l'état OFF et le NMOS inférieur passe à l'état ON. La connexion à la terre ne peut pas être établie avec la valeur de sortie. De plus, dans cette condition, le PMOS gauche est désactivé, tandis que le PMOS droit passe à l'état ON. Le VDD trouve un chemin à travers la sortie et fournit une valeur de sortie élevée ou logique 1.

Pour la logique finale, lorsque les deux entrées obtiennent une tension d'entrée élevée ou une valeur logique UN, les deux transistors NMOS sont à l'état ON. Les deux transistors PMOS sont à l'état OFF, fournissant un chemin pour que la tension de terre se connecte à la sortie. La sortie fournit ainsi un ZERO logique ou une valeur basse comme sortie.

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À propos de Sudipta Roy

Je suis un passionné d'électronique et je me consacre actuellement au domaine de l'électronique et des communications.
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