Processus VHDL | C'est le guide d'installation | 9 étapes importantes à suivre

Sujets de discussion

1. Processus VHDL utilisant Xilinx

2. Étapes pour installer Xilinx

3. Exemples pas à pas pour la mise en œuvre de circuits séquentiels et combinés (processus VHDL)

Tutoriel avec un guide étape par étape pour le processus VHDL

Processus VHDL utilisant XILINX

Pour implémenter les conceptions VHDL, nous utiliserons Xilinx. Xilinx est l'un des meilleurs fournisseurs de dispositifs logiques de programmation. C'est une entreprise de technologie basée sur les États.

Prérequis pour utiliser VHDL:

QU'EST-CE QUE VHDL? Vérifiez ici!
  • Doit avoir des connaissances en électronique numérique.
  • C'est bien si vous disposez d'une connexion Internet ininterrompue pour télécharger les fichiers.
  • Xilinx a besoin d'au moins 18 Go d'espace sur votre PC. Assurez-vous donc que votre disque dispose de suffisamment d'espace pour exécuter l'application.
  • Assurez-vous d'avoir créé un compte gratuit avec un identifiant de messagerie valide dans Xilinx avant de télécharger. Cela vous aidera à des fins futures.
  • Nous utilisons des fenêtres.

Guide d'installation pour le processus VHDL

  • Étape 1 : Téléchargez le fichier zip en fonction de votre système d'exploitation et de leurs versions.

Le lien pour télécharger Xilinx est donné ci-dessous.

https://www.xilinx.com/member/forms/download/xef.html?filename=Xilinx_ISE_DS_Win_14.7_1015_1.tar

Il s'agit d'un fichier zippé gratuit de 6.18 Go. Nous utiliserons cette version pour démontrer le tutoriel.

Vous pouvez trouver d'autres options téléchargeables ici -

https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/vivado-design-tools/archive-ise.html

  • Étape 2 : Décompressez le fichier et stockez-le dans un dossier préféré. Le nom du dossier doit être - Xilinx_ISE_DS_Win_14.7_1015_1. Ouvrez ce dossier.
  • Étape 3 :  Double-cliquez sur le fichier xsetup (comme indiqué dans l'image) et démarrez l'installation. Autorisez toutes les autorisations. L'installation peut prendre jusqu'à deux heures en fonction de l'espace mémoire disponible et des configurations du PC. Rien d'inquiétant, asseyez-vous bien et installez-le.
Choisissez le Webpack ISE

Choisissez le webpack ISE dans la liste lorsque cette fenêtre contextuelle apparaît avant l'installation finale. Conservez également l'espace de stockage par défaut tel qu'il le suggère et si cet emplacement dispose de suffisamment d'espace.

Choisissez le fichier xsetup.

 Après l'installation du fichier, deux raccourcis apparaîtront sur le bureau et une fenêtre contextuelle concernant la licence apparaîtra. Ne cliquez pas sur les icônes de raccourci car l'installation n'est pas terminée et fermez également l'onglet de licence pour le moment.

  • Étape 4 : Maintenant, le logiciel est installé à l'intérieur de votre ordinateur. Découvrez le dossier installé qui est d'environ 18 Go de taille. Par défaut, il est stocké dans le lecteur C si vous n'avez effectué aucune modification. Ouvrez le dossier.

Ouvrir le pli Xilinxr -> 14.7 -> ISE_DS -> lib -> nt64

Chemin - [C: \ Xilinx \ 14.7 \ ISE_DS \ ISE \ lib \ nt64]

  • Étape 5 : Maintenant, il y aura un fichier nommé - «LibPortability.dll»

Renommez ce fichier comme - «LibPortability.dll.orig»

  • Étape 6 : Ensuite, recherchez le fichier nommé - «libPortabilityNOSH.dll». Ce sera juste en dessous du fichier que nous avons travaillé à l'étape 4. Copiez le fichier et collez-le. Maintenant, renommez ce fichier collé en «libPortability.dll». Conservez le fichier copié dans le tableau de bord.

Le résultat final ressemblera à la figure ci-dessous.

Le résultat final sera le même que ceux marqués.
  • Étape 7 : Après cela, nous devons aller dans un autre dossier de fichiers.

Ouvrez le dossier Xilinx -> 14.7 -> ISE_DS -> common -> lib -> nt64

Chemin - [C: \ Xilinx \ 14.7 \ ISE_DS \ common \ lib \ nt64]

Il y aura un fichier nommé - «LibPortability.dll».

Renommez ce fichier comme - «LibPortability.dll.orig»

  • Étape 8 : Maintenant, collez le fichier que nous avons copié à l'étape 6 et renommez ce fichier collé en «libPortability.dll».

Le résultat final ressemblera à la figure ci-dessous.

Résultat final pour l'étape 8 du processus VHDL
  • Étape 9 : Licence: Double-cliquez maintenant sur le raccourci ISE Design Suite 14.7. Il y aura un pop-up demandant une licence. Cliquez simplement sur OK et une autre fenêtre s'ouvrira. Il y aura des options pour la licence. À partir de «Acquérir une licence», cliquez sur «Obtenir mes licences achetées» puis sur SUIVANT.
Cliquez sur Obtenir ma licence dans le processus VHDL de l'étape 9

Ensuite, il y aura une autre fenêtre contextuelle de «Xilinx License Manager». Cliquez sur l'option de connexion maintenant. Cela ouvrira un onglet sur le navigateur Web par défaut de votre PC.

Connectez-vous avec vos informations d'identification et il y aura des options comme l'image ci-dessous. Vous devez choisir le 4th ou 5th option de la liste. Cliquez simplement sur la licence souhaitée.

Il y aura un e-mail dans votre adresse e-mail, contenant le fichier de licence pour Xilinx. Téléchargez le fichier de licence et stockez-le dans le dossier de téléchargement.

Sélectionnez la 4e ou la 5e option dans la liste
  • Étape 10 : Revenez à l'ISE. Là, vous pouvez voir une fenêtre restée ouverte. Choisissez l'option de chargement de la licence et localisez votre licence dans le dossier de téléchargement à télécharger.
Téléchargez la licence que vous avez téléchargée.

Après avoir téléchargé la licence, un message s'affichera avec succès. Cliquez sur OK, puis sur fermer dans la fenêtre précédente. Maintenant, Xilinx est prêt à être utilisé.

Nous sommes maintenant prêts à réaliser le premier projet à l'aide du processus VHDL

Création de votre premier projet dans XILINX (processus VHDL)

Nous allons implémenter une modélisation de flux de données de porte ET simple à l'aide de Xilinx. La porte ET est représentée par - Y = AB. La table de vérité est présentée ci-dessous.

ABY = AB
000
010
100
111
Table de vérité pour AND Gate
  • Étape 1 : Ouvrez le navigateur de projet en double-cliquant sur l'icône sur le bureau.
  • Étape 2 : Allez dans Fichier, puis Nouveau projet. Fichier -> Nouveau projet
Choisissez le nouveau projet à partir du fichier, processus VHDL, étape 2
  • Étape 3 :  Donnez un nom à votre projet et sélectionnez l'emplacement de stockage du projet. N'utilise jamais les noms de porte de base. Cliquez ensuite sur le suivant. Copiez le nom et cela vous aidera plus tard.
Donnez un nom à votre projet, processus VHDL, étape -3
  • Étape 4 : Configurez maintenant les valeurs comme indiqué ci-dessous. Faites la configuration avec soin. Toute erreur entraînera un échec.
Modifiez et remplissez les détails, processus VHDL, étape -4

Cliquez sur SUIVANT puis sur «Terminer» pour la prochaine fenêtre contextuelle.

Processus VHDL, étape -4
  • Étape 5 : Maintenant, dans la section éditeur, vous pouvez voir votre modèle dans le coin supérieur gauche, dans l'onglet Conception et sous la barre Hiérarchie. Placez votre curseur sur le dossier que vous avez nommé et faites un clic droit. Choisissez ensuite la nouvelle source dans le menu.
Processus VHDL, étape - 5
  • Étape 6 : Dans la nouvelle fenêtre, choisissez le module VHDL et collez le même nom que vous avez copié à l'étape 3, ou vous pouvez obtenir le nom à partir de l'onglet d'emplacement. Cliquez sur suivant.
Processus VHDL, étape - 6
  • Étape 7 : Dans la fenêtre contextuelle de définition du module,
  • Changez l'architecture de «comportementale» à «Dataflow».
  • Dans le nom du port, écrivez A, B et Y dans les lignes consécutives. Maintenant, pour la ligne marquée Y, choisissez la direction comme «sortie» car ce sera la sortie. Vous pouvez modifier la direction à partir de la flèche vers le bas qui lui est associée.
  • Il y aura un autre pop-up. Vérifiez si le porta est correct ou non. Cliquez ensuite sur Terminer.
Définition des ports, processus VHDL, étape 7
  • Étape 8 : CRÉATION DE SCHÉMA RTL

Maintenant, un éditeur de code sera ouvert.

A. Au 40th ligne, vous pouvez «commencer». À partir de cet endroit, vous devez écrire le code du flux de données. Le code de notre programme sera -

Y <= A et B;

B. Enregistrez le code en utilisant Ctrl + S.

C. Maintenant, sur le côté gauche de la fenêtre, sous la barre de conception, vous pouvez voir un onglet nommé 'processus <nom_modèle>'.

D. Développez le 'Synthesis - XST' à partir de là.

E. Double-cliquez sur «Vérifier la syntaxe». Il affichera une coche verte, indiquant le succès.

F. Ensuite, double-cliquez sur «Synthesis - XST». Une coche verte sera également apparue ici.

Contrôle de synthèse, processus VHDL, étape - 8

G. Cliquez maintenant sur «Afficher le schéma RTL» pour voir l'implémentation RTL. Un pop-up apparaîtra. Choisissez la deuxième option et cliquez sur la suivante.

Sélection de la deuxième option

H. Un segment de diagramme sera ouvert.

Schéma RTL - 1

I. Double-cliquez sur la boîte pour afficher la structure intérieure.

Schéma RTL final
  • Étape 9 : CRÉATION DE BANC D'ESSAI
  1. Modifiez l'onglet Implémentation en Simulation.
L'option par défaut est Implémentation - cliquez sur simulation
  1. Encore une fois, cliquez avec le bouton droit sur le premier dossier et choisissez la nouvelle source.
Choisissez la nouvelle source
  1. Choisissez le 'VHDL Test Bench' et donnez un nouveau nom de fichier. Cliquez sur le suivant.
Choisissez le banc de test VHDL et donnez un nom au fichier du banc de test
  1. Après cela, une fenêtre nommée Source associée apparaîtra pour relier votre modèle de flux de données au banc de test. Cliquez sur le modèle et cliquez sur SUIVANT. Cliquez sur «Terminer» pour la fenêtre suivante.
Lier le modèle de flux de données existant
  1. Un nouvel éditeur de code sera ouvert.

Maintenant, pour une porte ET, nous n'avons pas besoin d'impulsions d'horloge. Pour supprimer ou commenter tous les signaux d'horloge.

Les signaux d'horloge sont sur la ligne no. - 60, 72 à 78 et ligne no. 87.

Le code du banc de test est écrit dans la section «Processus de stimulation».

Vous pouvez partir du 90th ligne.

 Le code du banc de test de la porte ET est -

A <= '0';

               B <= '0';

               attendez 100 ns;

               A <= '0';

               B <= '1';

               attendez 100 ns;

               A <= '1';

               B <= '0';

               attendez 100 ns;

               A <= '1';

               B <= '1';

               attendez 100 ns;

6. Maintenant, à partir de l'option du côté gauche, développez le simulateur Isim, puis double-cliquez sur la «syntaxe de vérification comportementale». Une coche verte apparaîtra.

Cliquez sur la syntaxe de vérification comportementale pour le résultat final

7. Double-cliquez maintenant sur «Simuler le modèle comportemental».

Une fenêtre apparaîtra. autoriser l'accès au logiciel.

Dans la barre d'outils en haut, découvrez l'option de zoom. Cliquez sur la troisième option pour voir la vue complète.

Processus VHDL
Forme d'onde finale, dernière étape du processus VHDL

Cliquez ici pour en savoir plus sur le processus de codage VHDL!

À propos de Sudipta Roy

Je suis un passionné d'électronique et je me consacre actuellement au domaine de l'électronique et des communications.
J'ai un vif intérêt pour l'exploration des technologies modernes telles que l'IA et l'apprentissage automatique.
Mes écrits sont consacrés à fournir des données précises et mises à jour à tous les apprenants.
Aider quelqu'un à acquérir des connaissances me procure un immense plaisir.

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