Verilog HDL avec Xilinx : 17 étapes importantes à connaître

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Sujets de discussion

A. Xilinx

B. Prérequis pour Verilog HDL avec Xilinx

C. Processus d'installation de Xilinx

D. Création de votre premier projet Verilog avec XILINX

XILINX

Xilinx est une société de technologie basée aux États-Unis qui fournit des dispositifs logiques programmables. Nous utiliserons le logiciel Xilinx «ISE 14.7 Simulator» pour implémenter les conceptions Verilog. Xilinx est également utilisé pour les implémentations VHDL. Bien qu'une partie de la structure de codage de Verilog soit la même que celle de VHDL, il existe des différences fondamentales entre elles.

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Prérequis pour Verilog à l'aide de Xilinx

Avant de commencer avec Verilog avec Xilinx, il y a quelques prérequis pour un utilisateur. Ils sont listés ci-dessous.

  • Doit avoir quelques connaissances en électronique numérique. Au moins quelques notions de base portes logiques et circuits séquentiels sont obligatoires.
  • Une connexion Internet ininterrompue est indispensable.
  • Une bonne quantité de mémoire libre est nécessaire pour exécuter le logiciel sans problème. Au moins 20 Go d'espace sont nécessaires sur votre machine.
  • Créez un compte sur le site Web de Xilinx avec un identifiant de messagerie accessible. La licence sera envoyée par courrier électronique avec cet identifiant de messagerie.
  • Nous présentons ce didacticiel pour Windows uniquement.   
Qu'est-ce que VHDL? Quelle est la différence entre Verilog et VHDL?

Processus d'installation de Xilinx

  • Étape 1: Téléchargez le logiciel sur Internet. Le lien pour télécharger Xilinx est donné ci-dessous -

(Il s'agit d'un fichier ZIP de 6 Go, assurez la connexion Internet et l'espace) Le lien pour Windows -

https://www.xilinx.com/member/forms/download/xef.html?filename=Xilinx_ISE_DS_Win_14.7_1015_1.tar

Il existe d'autres options téléchargeables disponibles. Vous pouvez choisir en fonction de vos besoins et de votre choix à partir du lien ci-dessous.

https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/vivado-design-tools/archive-ise.html

  • Étape 2: Décompressez le fichier. Pour décompresser le fichier, cliquez avec le bouton droit sur le fichier et il y aura une option pour tout extraire. Après l'extraction, le nom du fichier doit être - 'Xilinx_ISE_DS_Win_14.7_1015.1 ”.

Point à noter - Le téléchargement et l'extraction nécessiteront beaucoup de temps en fonction de la vitesse d'Internet et de la disponibilité du stockage. L'installation prendra également beaucoup de temps. Alors, ne paniquez pas, soyez patient.

  • Étape 3: Ouvrez le fichier extrait. Il existe un fichier nommé - 'xsetup'. Double-cliquez sur ce fichier. Cela lancera l'installation.
INSTALLATION 1 1024x576 1
Choisissez le fichier 'xsetup', Verilog HDL
  1. Il y aura un autre pop-up, choisissez l'option «ISE WebPACK» pour continuer.
INSTALLATION 2 1
Choisissez le WebPack ISE, Verilog HDL

Cela lancera le processus d'installation final.

  • Étape 4: Une fois le logiciel installé sur votre PC, certaines tâches doivent être effectuées. Faites ces tâches avec soin. Mettez également à jour la licence depuis Xilinx. Ces étapes sont données dans l'article précédent; veuillez le vérifier avant de commencer notre premier projet Verilog. Le lien est donné ci-dessous.

https://techiescience.com/vhdl-process-xilinx-guide/

Création de votre premier projet Verilog avec XILINX

Nous allons d'abord implémenter un modèle de porte ET simple en utilisant XILINX. La représentation logique de la porte ET est Y = AB; A et B sont les deux entrées, tandis que Y est la sortie. La table de vérité est donnée ci-dessous.

ABY = AB
000
010
100
111
Verilog HDL - Table de vérité des portes ET
  • Étape 1: Ouvrez le navigateur de projet en double-cliquant sur l'icône sur le bureau.
  • Étape 2: Allez dans «Fichier» puis «Nouveau projet». Fichier -> Nouveau projet
Photo 1 1
Fichier -> Nouveau projet, Verilog HDL, Image 1
  • Étape 3: Saisissez un nom pour votre projet et sélectionnez l'emplacement de stockage. Il est conseillé de ne pas utiliser de noms de portes logiques de base car ce sont des mots clés inversés. N'oubliez pas non plus de copier le nom de votre projet; cela aidera votre lettre. Cliquez sur le bouton «Suivant» pour continuer.
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Tapez un nom pour le projet et choisissez Suivant, Verilog HDL Image - 2
  • Étape 4: Maintenant, vous devez mettre en place quelques éléments. Soyez prudent lors de la configuration de toutes ces choses. Toute erreur entraînera l'échec du résultat à long terme.
  • Nom de la propriété: Valeur
  • Conseil de développement de l'évaluation: Aucun spécifié
  • Catégorie de produits: Tous
  • Famille: Spartan3
  • Dispositif: XC3S50
  • Paquet: PQ208
  • La vitesse: -4
  • Type de source supérieur: HDL
  • Outil de synthèse: XST (VHDL / Verilog)
  • Simulateur: lSim (VHDL / Verilog)
  • Langue préférée: Verilog
  • Spécification de propriété dans le fichier de projet: Stocker toutes les valeurs
  • Ordre de compilation manuelle: Laissez la case à cocher, ne cliquez pas dessus.
  • Norme d'analyse de source VHDL: VHDL-93
  • Activer le filtrage des messages:  Laissez la case à cocher, ne cliquez pas dessus.

Cliquez sur «Suivant» pour continuer.

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Faites la configuration avec soin, changez la langue préférée en 'Verilog', Verilog HDL Image - 3
  • Étape 5: Maintenant, cliquez sur 'Terminer; pour le prochain pop-up.
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Cliquez sur 'Terminer', Verilog HDL, Image - 4
  • Étape 6: Une nouvelle fenêtre s'ouvrira dans le simulateur ISE. Dans l'onglet de conception dans le coin gauche, et sous la barre Hiérarchie, le modèle sera apparu. Déplacez votre curseur sur le dossier juste en dessous du modèle nommé.

Puis faites un clic droit sur le dossier (dans notre cas, le nom du dossier est - 'xc3s50-4pq208'). Ensuite, sélectionnez la nouvelle source.

VerilogHDL
Faites un clic droit et choisissez la 'Nouvelle source', Image - 5
  • Étape 7: Dans la nouvelle fenêtre, choisissez le «Module Verilog» et collez le même nom que vous avez copié à l'étape 3. Vous pouvez également obtenir ce nom à partir de l'onglet Emplacement. Cliquez sur «Suivant» pour continuer.
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Choisissez le module Verilog, Image - 6
  • Étape 8: Le module de définition apparaîtra. Mais nous ne définirons pas les ports maintenant. Cliquez simplement sur «Suivant».
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Cliquez sur SUIVANT, Verilog HDL, Image - 7
  • Étape 9: Cliquez sur «Terminer» pour la fenêtre contextuelle suivante.
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Cliquez sur 'Terminer', Image - 8
  • Étape 10: Un éditeur de code sera ouvert.
    • Maintenant changez le nom du projet écrit dans l'éditeur en «ET». Pour notre cas, nous le changeons de «LAMBDAGEEKS_VERILOG_AND_GATE» en «AND».
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Renommez le module dans l'éditeur, Verilog HDL, Image – 9
  • Notez maintenant les déclarations de port comme suit.

module ET (

                        contribution I1, I2,

                        sortie O

                        );

module de fin

  • Affectez maintenant la porte ET entre l'entrée et la sortie.

assigner O = I1 et I2;

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Écrivez nécessaire Code Verilog, Verilog HDL, image – 10
  • Enregistrez le code.
  • Étape 11: Maintenant, sur le côté gauche de la fenêtre, sous la barre de conception, vous pouvez voir un onglet nommé "Process AND".
    • Élargir la 'Synthèse - XST' De là.
    • Double-cliquez sur le «Vérifier la syntaxe». Il affichera une coche verte, indiquant le succès.
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Terminez le processus de vérification de la syntaxe, Verilog HDL, Image - 11
  • Étape 12: Revenez à nouveau à la section supérieure gauche. Faites un clic droit sur le «xc3s50-4pq208» fichier. Choisissez une nouvelle source à partir de là.
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Ajouter une nouvelle source, Verilog HDL, Image - 12
  • Étape 13: Choisissez Verilog Module dans la liste donnée. Ensuite, mettez un nom de fichier. Nous mettons "LAMBDAGEEKS_TOP_MODULE " comme nom. Cliquez sur «Suivant» pour continuer.
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Choisissez Module Verilog, Verilog HDL, Image - 13
  1. Un pop-up nommé «Définir le module» viendra. Ne définissez rien ici. Clique sur le 'Prochain'.
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Cliquez sur Suivant, Verilog HDL, Image - 14
  • Cliquez sur 'Terminer' pour la prochaine fenêtre pop-up.
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Cliquez sur Terminer, Verilog HDL, Image - 15
  • Étape 14: Un éditeur de code sera ouvert. Vous pouvez effacer toute la section des commentaires de l'éditeur de code.
    • Maintenant, vérifiez la section Hiérarchie en haut à gauche. Cliquez avec le bouton droit sur le nom du module que vous avez donné. Pour notre cas, c'est - 'LAMBDAGEEKS_TOP_MODULE'.
    • Certaines options viendront sur le clic droit. Choisissez l'option - «Définir comme module supérieur».
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Sélectionnez comme module supérieur, Verilog HDL, Image - 16
  • Une fenêtre apparaîtra. Cliquer sur 'OUI' continuer.
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Cliquez sur Oui, Verilog HDL, Image - 17
  • Étape 15: Maintenant, nous devons écrire du code en utilisant l'éditeur de code. Il décrit l'entrée et la sortie avec l'implémentation de la porte. Le code suivant est écrit pour la porte ET -

module LAMBDAGEEKS_TOP_MODULE (

            contribution I1, I2,

            sortie O

  );

            ET et1 (I1, I2, O);

module de fin

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Écrivez le code Verilog correspondant, Verilog HDL, Image - 18
  • Étape 16:  Maintenant, allez à gauche en bas à 'Processus: LAMBDAGEEKS_TOP_MODULE' section.
    • Maintenant, développez le 'Synthèse -XST' partie.
    • Double-cliquez sur le 'Vérifier la syntaxe'. Il affichera une coche verte indiquant le succès après quelques secondes.
    • Ensuite, double-cliquez sur le 'Synthèse - XST' option. Il faudra quelques secondes pour afficher une coche verte.
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Terminez la vérification de la syntaxe, Verilog HDL, Image - 19
  • Étape 17:  Vue du schéma RTL.
    • Double-cliquez sur le 'Voir le schéma RTL' option.
    • Une fenêtre nommée - 'Set RTL / Tech Viewer se comporte lors de son premier appel' apparaîtra. Cliquez simplement sur le 'D'ACCORD'.
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Choisissez la deuxième option, Verilog HDL, Image - 20
  • Maintenant, une fenêtre s'ouvrira avec un diagramme.
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Schéma Verilog RTL, Verilog HDL, Image - 21
  • Double-cliquez à l'intérieur de la boîte.
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Schéma Verilog RTL, Verilog HDL, Image - 22
  • Maintenant, double-cliquez dans la zone AND.
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Schéma Verilog RTL, Verilog HDL, Image - 23
  • Étape 18: Afficher le schéma technologique
    • Double-cliquez sur l'option «Afficher le schéma technologique».
    • Un pop-up viendra cliquer sur l'option 'OK'.
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Schéma technologique, Verilog HDL, Image - 24
  • Une nouvelle fenêtre schématique s'est ouverte.
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Schéma de la technologie Verilog, Verilog HDL, Image - 25
  •  Double-cliquez à l'intérieur de la zone du diagramme.
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Schéma de la technologie Verilog, Verilog HDL, Image - 26
  • Une boîte sera là nommée - «lut2». Double-cliquez dessus.

Il affichera plusieurs diagrammes.

Le diagramme schématique:

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Schéma
  • Cliquez sur l'équation pour voir la relation.
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Équation
  • Cliquez sur la table de vérité pour trouver la table de vérité.
Photo 29 1
Table de vérité
  • Cliquez sur la carte de Karnaugh pour trouver la carte.
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K- CARTE de la porte ET

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